D触发器边沿采样保持

定义

D触发器（Data Flip-Flop）是一种具有数据输入端D、时钟输入端CLK和输出端Q的时序逻辑单元。其功能为：在时钟的有效边沿（上升沿或下降沿）到来时，将D端的当前逻辑电平采样并传送到输出端Q；在其余时间，输出Q保持上一次采样所得的电平不变。

边沿采样指仅在时钟跳变瞬间读取D端状态，而非在时钟高电平或低电平期间持续跟随。保持指在两次有效边沿之间，Q端电平不随D端变化而改变。

必要关系与推导

设时钟信号为CLK，D端输入为D(t)，输出为Q(t)。对于上升沿触发的D触发器，其行为可描述为：

• 当CLK由低电平跳变到高电平（上升沿）时：Q(t) = D(t)
• 当CLK无上升沿时：Q(t) = Q(t_prev)

其中t_prev为上一次有效边沿发生的时刻。

该关系表明，D触发器在时间上对输入信号进行了离散化：输出仅在边沿时刻更新，其余时间维持不变。这一特性使其可用于对异步信号进行同步采样，避免输入信号在非边沿期间的抖动或变化直接影响输出。

对于下降沿触发的D触发器，上述关系中的有效边沿改为CLK由高电平跳变到低电平。

公式符号及条件

• D：数据输入端，逻辑电平0或1。
• CLK：时钟输入端，具有上升沿和下降沿。
• Q：输出端，逻辑电平0或1。
• 有效边沿：上升沿触发时指CLK从0到1的跳变；下降沿触发时指CLK从1到0的跳变。
• 采样条件：在有效边沿到来前，D端电平需保持稳定一段时间（建立时间t_su）；在有效边沿到来后，D端电平需继续保持稳定一段时间（保持时间t_h）。若违反建立或保持时间要求，输出可能进入亚稳态，导致Q端电平不确定。
• 保持条件：在非有效边沿期间，Q端维持上一次采样值，不受D端变化影响。

用于方向信号采样

在方向信号采样场景中，方向信号接入D端，时钟信号接入CLK端。每当CLK出现有效边沿时，D触发器采样当前方向信号电平并输出至Q端。在两次有效边沿之间，即使方向信号发生变化，Q端仍保持上一次采样结果。由此，方向信号被转换为与时钟边沿同步的稳定电平，供后续电路读取。

该功能要求方向信号在时钟有效边沿前后满足建立时间和保持时间，否则采样结果可能不可靠。